Static Timing Analysis

Ինչ է ստուգում STA-ն

STA-ն design-ը բաժանում է ժամանակային arc-երի graph-ի. յուրաքանչյուր register տակտային ազդանշանի pin և յուրաքանչյուր primary input հնարավոր startpoint է. յուրաքանչյուր register data pin և յուրաքանչյուր primary output հնարավոր endpoint է։ Ցանկացած startpoint-ի և endpoint-ի միջև կա combinational path, և STA-ն յուրաքանչյուրի համար հաշվում է երկու թիվ. arrival time-ը (որքան ժամանակ է իրականում պահանջվում ազդանշանին այնտեղ հասնելու համար՝ worst-case) և required time-ը (deadline-ը, որ պարտադրում են տակտային ազդանշանը և հաջորդ register-ի setup/hold պահանջները)։ Տարբերությունը ժամանակային պահուստն է — դրական ժամանակային պահուստը նշանակում է, որ path-ը բավարարում է ժամանակայինը մարժայով, բացասական ժամանակային պահուստը՝ խախտում, որը պիտի ուղղվի նախքան signoff-ը։

Ժամանակային Path-երի Տեսակներ

Յուրաքանչյուր path, որ STA-ն վերլուծում է, ընկնում է չորս կատեգորիաներից մեկի մեջ՝ ելնելով նրանից, թե ինչ կա ամեն ծայրում։

Setup և Hold Վերլուծություն

Յուրաքանչյուր flip-flop ունի երկու ժամանակային պահանջ իր տակտային ազդանշանի edge-ի շուրջ. տվյալը պիտի կայուն լինի setup time-ի (T_su) ընթացքում edge-ից առաջ և կայուն մնա hold time-ի (T_hd) ընթացքում դրանից հետո։ STA-ն ստուգում է երկուսն էլ, բայց ընդդեմ path-ի հակադիր արագությունների — setup-ը ստուգում է, որ ամենադանդաղ path-ը դեռ կարող է ժամանակին հասնել. hold-ը ստուգում է, որ ամենաարագ path-ը չի հասնում չափազանց վաղ և չի վնասում այն արժեքը, որը setup ստուգումը պաշտպանում էր։

Setup ստուգումը

Setup-ը հարցնում է. արդյո՞ք capture flop-ի data pin-ի ամենադանդաղ հնարավոր arrival-ը դեռ վայրէջք է կատարում նախքան setup window-ի բացվելը։ Launch edge-ը սկսում է launch անող flop-ի clock-to-Q հապաղումը, ապա combinational logic-ի worst-case (max) հապաղումը. capture edge-ը՝ մեկ տակտային ազդանշանի period անց, հանած setup time-ը և տակտային ազդանշանի uncertainty budget-ը, սահմանում է deadline-ը։

Դրական արդյունքը նշանակում է, որ path-ը բավարարում է setup-ը մարժայով. բացասականը՝ խախտում։ Uncertainty-ն ընդգրկում է տակտային ազդանշանի jitter-ը և (pre-CTS) գնահատված skew մարժա — տես Physical Design → SDC Clock Uncertainty՝ թե ինչպես է այդ թիվը դուրս բերվում և ինչպես է փոքրանում, երբ իրական տակտային ազդանշանի ծառ գոյություն ունի։

Hold ստուգումը

Hold-ը հակառակ հարցն է տալիս հակառակ edge-ի մոտ. արդյո՞ք ամենաարագ հնարավոր arrival-ը դրանից հետո բավական երկար հեռու է մնում նույն տակտային ազդանշանի edge-ից։ Այստեղ launch անող path-ի minimum հապաղումը համեմատվում է hold-time deadline-ի հետ հենց հաջորդ տակտային ազդանշանի edge-ի մոտ, ոչ թե մեկ period անց — ահա թե ինչու hold-ի խախտումները, ի տարբերություն setup-ի խախտումների, չեն կարող ուղղվել պարզապես տակտային ազդանշանն ավելի դանդաղ աշխատեցնելով։

Hold-ի խախտումները սովորաբար ուղղվում են խնդրահարույց path-ի մեջ հապաղման buffer-ներ ներդնելով (այն բավական դանդաղեցնելով), քանի որ ոչ տակտային ազդանշանի period-ը, ոչ լարման/temperature-ի փոփոխությունները չեն օգնում — hold-ի խախտումը գոյություն ունի ամեն operating point-ում։

Ինչ են setup-ը և hold-ը իրականում պաշտպանում

Վերևի path-level բանաձևերը T_su-ն և T_hd-ն դիտարկում են որպես գրադարանից քաշված ֆիքսված թվեր, բայց դրանք բխում են ինչ-որ ֆիզիկականից. յուրաքանչյուր flip-flop (գրեթե միշտ) կառուցված է երկու back-to-back latch-երից — master latch, որ թափանցիկ է, երբ տակտային ազդանշանը ցածր է, և slave latch, որ թափանցիկ է, երբ տակտային ազդանշանը բարձր է։ Տվյալն իրականում «captured» է լինում միայն մեկ կոնկրետ ակնթարթում. այն պահին, երբ master latch-ը փակվում է և դադարում է թափանցիկ լինելուց, ինչը տեղի է ունենում որոշ քանակի gate-հապաղում հետո այն բանի, երբ տակտային ազդանշանը հատում է flop-ի արտաքին տակտային ազդանշանի pin-ը։ Setup-ը և hold-ը իրականում ամենևին արտաքին pin-ի edge-ի մասին չեն — դրանք երաշխավորելու մասին են, որ տվյալը կայուն է այդ ներքին փակման ակնթարթին, հղված դեպի արտաքին pin-երը, որ design engineer-ներն իրականում տեսնում են SDC-ում և ժամանակային report-երում։

Ինչպես են setup-ը և hold-ը իրականում չափվում

Ոչ մի թիվ չի կարելի կարդալ մեկ հապաղման չափումից այնպես, ինչպես clock-to-Q հապաղումը։ Փոխարենը գրադարանի characterization-ը sweep է անում data transition-ը հետ ու առաջ տակտային ազդանշանի edge-ի նկատմամբ բազմաթիվ փորձնական մոդելավորումների ընթացքում և հետևում է, թե ինչ է լինում ստացվող clock-to-Q հապաղման (T_cq) հետ output-ի մոտ։

T_dc-ն data-transition-ի ժամանակն է տակտային ազդանշանի edge-ի նկատմամբ։ Այն երկու offset-ները, որտեղ curve-ը հատում է այս 10%-degradation գիծը, edge-ի ամեն կողմում մեկ, հենց −T_su-ի և +T_hd-ի սահմանումներն են։ Ավելի խիստ կամ ավելի ազատ տոկոսը երկու թվերն էլ միասին տեղաշարժում է. որոշ հոսքեր փոխարենը օգտագործում են ֆիքսված բացարձակ հապաղման adder (օր. +10ps մինիմումից բարձր) տոկոսի փոխարեն, հատկապես ցածր լարման ժամանակ, երբ curve-ի մինիմումի region-ը բավական հարթ չէ, որ տոկոսային չափանիշը լավ պահվի։

Կարո՞ղ է setup-ը կամ hold-ը բացասական լինել։ Այո — և ահա մեխանիզմը

Երկու թիվն էլ բացարձակապես կարող են բացասական լինել իրական բջիջների գրադարանում, և դա տվյալի սխալ չէ, երբ ժամանակային report-ը ցույց է տալիս մեկը։ Բացասական T_su նշանակում է, որ տվյալը դեռ ապահով captured է, նույնիսկ եթե այն հասնում է մի փոքր հետո արտաքին տակտային ազդանշանի edge-ի. բացասական T_hd նշանակում է, որ տվյալին թույլատրվում է փոխվել մի փոքր առաջ արտաքին տակտային ազդանշանի edge-ից, և flop-ը դեռ հուսալիորեն capture է անում հին արժեքը։ Երկուսն էլ բխում են ճիշտ նույն աղբյուրից. ներքին race-ը, flip-flop բջիջի ներսում, տակտային ազդանշանի buffer chain-ի հապաղման և D-pin-ից-master-latch data path-ի հապաղման միջև — վերևի master-slave դիագրամում ընդգծված երկու path-երը։

Սա գրելով. թող τ_clk-ն լինի ներքին հապաղումը CP pin-ից մինչև իրական ներքին sampling-ի ակնթարթը, և τ_d-ն՝ ներքին հապաղումը D pin-ից մինչև master latch-ի input-ը։ Արտաքին setup/hold պահանջը ներքիններից բխեցնելը՝ պարզապես այս երկու հապաղումների համար տեղաշարժ անելով, տալիս է.

Երկու հավասարումները կիսում են նույն (τ_clk − τ_d) անդամը հակառակ նշանով — ինչ որ այս ներքին race-ն ավելացնում է մեկ ստուգմանը, հանում է մյուսից։ Երբ տակտային ազդանշանի path-ը գերիշխում է (τ_clk մեծ), T_su,ext-ն կարող է ընկնել զրոից ցածր։ Երբ data path-ը գերիշխում է (τ_d մեծ), փոխարենը T_hd,ext-ն կարող է ընկնել զրոից ցածր։

Տակտային ազդանշանի Uncertainty և Reconvergence Pessimism

reg2reg path-ի և՛ launch, և՛ capture flip-flop-երն իրենց տակտային ազդանշանը ստանում են նույն տակտային ազդանշանի ծառից, ինչը սովորաբար նշանակում է, որ երկու տակտային ազդանշանի path-երը կիսում են ընդհանուր trunk՝ նախքան իրենց համապատասխան leaf flop-երի ուղղությամբ ճյուղավորվելը։ Միամիտ STA գործիքը launch path-ին կկիրառեր տակտային ազդանշանի ծառի ամենաուշ հնարավոր հապաղումը, իսկ capture path-ին՝ նրա ամենավաղ հնարավոր հապաղումը (կամ հակառակը, որն էլ pessimistic է) — ներառյալ այն հատվածի երկայնքով, որ երկու path-երը ֆիզիկապես կիսում են, ինչը իրական սիլիկոնում չի կարող միանգամից երկու տարբեր հապաղում ունենալ։

CRPR-ն ամենակարևորն է այն path-երի վրա, որտեղ launch և capture flop-երը ֆիզիկապես մոտ են իրար և կիսում են իրենց տակտային ազդանշանի path-ի մեծ մասը — հենց այն տեսակի path, որը տակտային ազդանշանի mesh կամ H-tree topology-ն (տես Physical Design → CTS) նախատեսված է առատ քանակով արտադրելու։ Առանց CRPR-ի, signoff-ը կreport աներ կեղծ խախտումներ այն path-երի վրա, որ իրականում ապահով են՝ ստիպելով անհարկի և ծախսատար ուղղումներ։

Ժամանակային Exceptions

Հանգույցների ցանկի ոչ ամեն structural path է ներկայացնում մի բան, որ իրականում կարող է ֆունկցիոնալ կերպով տեղի ունենալ, և ոչ ամեն path-ի պետք է փակվել մեկ տակտային ազդանշանի cycle-ում։ SDC ժամանակային exception-ները STA-ին ասում են՝ թուլացնել կամ բաց թողնել կոնկրետ path-եր — կիրառվում են զգուշորեն, քանի որ սխալ exception-ը լուռ կերպով անջատում է ստուգումն այն path-ի վրա, որ իրականում կարող է կարևոր լինել։

set_false_path -from [get_pins CTRL/mux_sel_reg/Q] \
               -to   [get_pins DATAPATH/mode_reg/D]

set_multicycle_path 2 -setup \
    -from [get_pins MUL/a_reg/CP] \
    -to   [get_pins MUL/result_reg/D]
set_multicycle_path 1 -hold \
    -from [get_pins MUL/a_reg/CP] \
    -to   [get_pins MUL/result_reg/D]

Corner-ներ և MCMM Signoff

Չիպը պիտի ճիշտ աշխատի արտադրական variation-ի, սնուցման լարման, temperature-ի և ֆունկցիոնալ operating mode-ի ամեն զուգակցման վրա, որ երբևէ կարող է հանդիպել — ոչ միայն մեկի։ Multi-corner multi-mode (MCMM) վերլուծությունը, երբեմն կոչվում MMMC, աշխատեցնում է ամբողջ STA path վերլուծությունը ամեն զուգակցման վրա միաժամանակ, ոչ թե մեկ առ մեկ, քանի որ worst-case path-ը հազվադեպ է լինում նույն path-ը ամեն scenario-ում։

Sigma և Statistical Guardbanding

«3-sigma»-ն և «2-sigma»-ն անընդհատ երևում են ժամանակային signoff-ի զրույցներում, և դրանք նշանակում են ճիշտ այն, ինչ նշանակում են ցանկացած այլ statistical համատեքստում. process պարամետրը, ինչպիսին տրանզիստորի gate length-ն է կամ threshold լարումը, պատահականորեն variation է անում device-ից device, այդ variation-ը լավ մոտարկվում է Gaussian (normal) distribution-ով, և σ-ն այդ distribution-ի standard deviation-ն է։ Բջիջի հապաղումը ժառանգում է նույն պատահականությունը — ամեն գրադարանի arc ունի միջին հապաղում μ և characterized spread σ դրա շուրջ, և «3σ-ով signing off»-ը նշանակում է, որ design-ը պիտի բավարարի ժամանակայինը, նույնիսկ եթե տվյալ path-ի հապաղումը վայրէջք է կատարում այդ distribution-ի անբարենպաստ tail-ի մեջ 3 standard deviation, ոչ միայն միջինի վրա։

N-ի ընտրությունը ուղղակի փոխանակություն է design-ի մարժայի և մնացորդային ռիսկի միջև, և դա նույն փոխանակությունն է, որ Fabrication → Yield էջի պիտանի ելքի model-ն անում է defect density-ի համար — ավելի բարձր sigma target-ը ծածկում է population-ի ավելի մեծ մասը, բայց արժենում է ավելի շատ area, էներգասպառում կամ հաճախություն՝ երաշխավորելու համար, քանի որ ամեն path-ը փաստորեն պիտի կառուցվի, որ գոյատևի իր ավելի հազվադեպ, ավելի pessimistic տարբերակը։ Consumer design-երը սովորաբար signs off են 3σ շուրջ. automotive և infrastructure մասերը, որտեղ field failure-ը շատ ավելի ծախսատար է, հաճախ հասնում են 4.5–6σ ամենա safety-relevant path-երի համար։

Sigma-ի համակցումը path-ի երկայնքով

Իրական ժամանակային path-ն անցնում է բազմաթիվ gate-երի և wire-երի միջով, յուրաքանչյուրն իր սեփական անկախ պատահական variation-ով։ Ամեն stage-ի Nσ guardband-ը միամտորեն միասին գումարելը (հին flat-AOCV մոտեցումը) չափազանց pessimistic է, քանի որ այն ենթադրում է, որ path-ի ամեն gate միաժամանակ իր worst case-ում է — աստղաբաշխականորեն անհավանական իսկապես անկախ պատահական աղբյուրների համար։ POCV-ն փոխարենը համակցում է per-stage sigma-ները այնպես, ինչպես անկախ պատահական մեծություններն իրականում համակցվում են. variance-ները գումարվում են, standard deviation-ները՝ ոչ։

Path-ի նոմինալ հապաղմանը իրականում ավելացվող guardband-ը N × σ_path է, ոչ թե N × (σ₁ + σ₂ + …)։ Քանի որ RSS-ն աճում է stage-երի քանակի քառակուսի արմատով, ոչ թե գծայնորեն, POCV-ն վերականգնում է pessimism-ի զգալի քանակ, որ հին flat-derate AOCV մեթոդաբանությունը դարձնում էր ավելի ու ավելի անօգտագործելի, երբ pipeline-ները խորանում էին առաջադեմ node-երում։ Systematic (chip-wide, լիովին correlated) variation բաղադրիչները դեռ գծայնորեն գումարվում են սրա վրա — միայն պատահական, անկախ բաղադրիչն է շահում RSS-ից։

Statistical STA (SSTA)

Corner-based STA-ն process variation-ը դիտարկում է որպես մի քանի դիսկրետ worst-case կետ (TT/FF/SS/…), որ ամեն մեկը վերլուծվում է, կարծես չիպի ամեն տրանզիստոր միաժամանակ լիներ հենց այդ ծայրահեղության վրա — հարմար պարզեցում, բայց ավելի ու ավելի pessimistic մեկը, երբ անկախ variation աղբյուրների քանակն աճում է առաջադեմ node-երում։ Statistical static timing analysis (SSTA)-ն փոխարենը key պարամետրերը (gate length, threshold լարում, interconnect thickness) մոդելավորում է որպես probability distribution-ներ և propagate է անում այդ distribution-ները ժամանակային graph-ի միջով՝ ամեն path-ի համար ստեղծելով ժամանակային distribution, ոչ թե մեկ worst-case թիվ։

SSTA-ն ամբողջ արդյունաբերության մասշտաբով չի փոխարինել corner-based signoff-ին — POCV-ն (parameterized on-chip variation, ընդգրկված Fabrication էջում) capture է անում SSTA-ի statistical օգտի մեծ մասը շատ ավելի քիչ հոսքի բարդությամբ՝ statistically-derived derate-ներ կիրառելով սովորական corner-based STA-ի վրա, ինչն էլ պատճառն է, որ POCV-ն, ոչ թե լիարժեք SSTA-ն, ավելի տարածված statistical ժամանակային տեխնիկան է արտադրական signoff-ում այսօր։

Aging և Reliability

Չիպը, որ հանգիստ անցնում է ամեն setup և hold ստուգում իր փորձարկման օրը, պարտադիր չէ, որ այդպես մնա։ Տրանզիստորները ֆիզիկապես մաշվում են էլեկտրական սթրեսի տակ այնպես, ինչպես ցանկացած բաղադրիչ — ոչ թե ամբողջովին կոտրվելով, այլ դանդաղ drift անելով։ Աշխատանքի ամիսների և տարիների ընթացքում երկու գերիշխող մեխանիզմ ամեն տրանզիստորի threshold լարումը (V_t) տեղաշարժում են վերև, ինչը ամեն gate-ը դարձնում է մի փոքր ավելի դանդաղ, քան առաջին օրն էր, ինչն էլ իր հերթին քայքայում է setup ժամանակային պահուստը, որ signed off էր «թարմ» գրադարանի նկատմամբ։

Ինչպես է STA-ն հաշվի առնում այն

Reliability model-երը սովորաբար BTI-ով պայմանավորված threshold-լարման տեղաշարժը fit են անում ժամանակի power law-ի, exponent n-ը սովորաբար 0.15–0.25 միջակայքում (իսկ prefactor A-ն՝ լարման, temperature-ի և duty cycle-ի ուժեղ ֆունկցիա) — վերևի NBTI/PBTI curve-ում տեսանելի diminishing-returns ձևը։ Սա պարզեցված էմպիրիկ fit է, որ օգտագործվում է guardband project-ի համար, ոչ թե լիարժեք ֆիզիկական model. արտադրական aging գործիքները calibrate են անում այն կոնկրետ process-ի համար չափված accelerated-stress տվյալների նկատմամբ։

Աղբյուրներ

• Timing Analysis — IEEE Technology Navigator
• Timing Yield Estimation Using Statistical Static Timing Analysis — IEEE Xplore
• Why We Need Statistical Static Timing Analysis — IEEE Xplore
• A Statistical Static Timing Analysis Considering Correlations Between Delays — IEEE Xplore
• Practical Statistical Static Timing Analysis with Current Source Models — IEEE Xplore
• Path-Based Statistical Static Timing Analysis for Large Integrated Circuits in a Weak Correlation Approximation — IEEE Xplore
• The Ultimate Guide to Static Timing Analysis (STA) — AnySilicon
• Multi-Corner Multi-Mode Designs Are No Mean Feat — EE Times
• Verification of Multi-Cycle Paths and False Paths — Semiconductor Engineering
• General Framework for Removal of Clock Network Pessimism — ResearchGate
• A Parametric Approach for Handling Local Variation Effects in Timing Analysis (POCV) — IEEE Xplore
• A New Generation of Static Timing Analysis Technology Based on N7+ Process — POCV — IEEE Xplore
• Statistical Timing for Parametric Yield Prediction of Digital Integrated Circuits — IEEE Xplore
• Integrating Aging-Aware Timing Analysis into a Commercial STA Tool — IEEE Xplore
• NBTI-Aware Statistical Circuit Delay Assessment — IEEE Xplore
• NBTI-Aware DVFS: A New Approach to Saving Energy and Increasing Processor Lifetime — IEEE Xplore