Կտտացրեք ցանկացած տիրույթ՝ դրա ամբողջական էջը բացելու համար. Կանաչ, կետագծված միակցումները ցույց են տալիս, թե որտեղ է cross-cutting հարցը սնվում հիմնական հոսքի մեջ.
Ի՞նչ է VLSI-ն
VLSI-ն մեկ չիպի վրա շատ մեծ քանակությամբ տրանզիստորներ միավորելով ինտեգրալ սխեմա ստեղծելու գործընթացն է. Այն ընդգրկում է ամբողջ ճանապարհորդությունը՝ գաղափարից կամ spec-ից մինչև արտադրված սիլիկոնի կտոր, և հիմք է հանդիսանում գրեթե ամեն ժամանակակից էլեկտրոնային սարքի համար՝ պրոցեսորներից և հիշողությունից մինչև սենսորներ և RF չիպեր.
Ժամանակակից VLSI դիզայնը ավելի ու ավելի է հենվում FinFET և gate-all-around (GAA) տրանզիստորային կառուցվածքների, 3D/2.5D ինտեգրման և AI-ով կառավարվող EDA գործիքների վրա, որոնք machine learning են օգտագործում floorplanning-ը, routing-ը և signoff-ը արագացնելու համար.
VLSI Դիզայնի Հոսք (RTL to GDSII)
Կտտացրեք ցանկացած փուլ՝ դրա բաժինը կամ էջը բացելու համար. Ամեն փուլ ներքևում ավելի մանրամասն բացատրում է, թե ինչ է կատարվում այդ փուլում.
Specification
Սահմանել չիպի ֆունկցիոնալ, կատարողական, power և տարածքային պահանջները — տես Logic Synthesis.
RTL Design
Նկարագրել տրամաբանության վարքագիծը Verilog/VHDL-ով, register-transfer մակարդակում — տես Logic Synthesis.
Functional Verification
Սիմուլացնել և ստուգել, որ RTL-ը համապատասխանում է նախատեսված spec-ին մինչև synthesis-ը — տես Logic Synthesis.
Logic Synthesis
Փոխարկել RTL-ը gate-level netlist-ի, մատչված standard cell գրադարանին — տես Logic Synthesis.
Floorplanning
Տեղադրել macro-ները, սահմանել core/die տարածքը և պլանավորել power straps և I/O — տես Physical Design.
Power Planning
Կառուցել power delivery network-ը (PDN) — rings, straps և rails — տես Power Integrity.
Placement
Տեղադրել standard cell-երը timing-ը, congestion-ը և power-ը օպտիմալացնելու համար — տես Physical Design.
Clock Tree Synthesis
Կառուցել հավասարակշռված clock distribution՝ skew-ը և latency-ն նվազագույնի հասցնելու համար — տես Physical Design.
Routing
Միացնել բոլոր տեղադրված cell-երը մետաղական interconnect-ով, routing layer-ների վրայով — տես Physical Design.
Signoff (STA, DRC, LVS)
Static timing analysis (տես Static Timing Analysis), IR drop/EM ստուգումներ, design rule և layout-vs-schematic ստուգումներ — տես Physical Design.
Tapeout / GDSII
Վերջնական signoff, GDSII/OASIS export, mask data prep և հանձնում ֆաունդրիին — տես Tapeout / GDSII.
Fabrication
Wafer-ի մշակում, process corner-ներ, yield և post-silicon bring-up ու ATPG — տես Fabrication.
Թեմաներ
VLSI-ի ենթաէջեր՝ ավելի խորը ուսումնասիրության համար. Կտտացրեք պատրաստ թեմայի վրա՝ այն բացելու համար.
Power Integrity
PDN, IR drop, decoupling կոնդենսատորներ, electromigration և power signoff.
Static Timing Analysis
Setup/hold վերլուծություն, timing path տեսակներ, clock uncertainty & CRPR, timing exceptions և MCMM signoff.
Physical Design
Floorplanning (tap/boundary/spare cell-եր), placement & SDC uncertainty, CTS-ը մանրամասն, routing ստուգումներ, fillers/decaps և interface timing.
DFT
Scan & ATPG, fault model-եր, LBIST/JTAG/IDDQ և MBIST & memory testing-ի խորը ուսումնասիրություն.
Low Power Design
Multi-Vt cell ընտրություն, power gating architecture (header/footer, fine/coarse-grain, rush current), adaptive body biasing և DVFS/AVS.
Logic Synthesis
Փուլեր 01–04. Specification, RTL Design, Functional Verification և RTL-to-gate synthesis.
Fabrication
Փուլ 12. Wafer processing, process corners, on-chip variation, yield և post-silicon ATPG.
Tapeout / GDSII
Փուլ 11. GDSII/OASIS ֆորմատ, վերջնական signoff ստուգացանկ, mask data prep (OPC/RET), seal ring/scribe line և mask making.
Հիմնական Տերմիններ
| Տերմին | Նշանակություն |
|---|---|
| RTL | Register-Transfer Level — տրամաբանության վարքագծի սարքային նկարագրություն (օր. Verilog, VHDL) |
| GDSII | Չիպի վերջնական layout տվյալները ֆաունդրիին ուղարկելու ստանդարտ ֆայլաձևաչափ |
| PDN | Power Delivery Network — չիպի ներսում լարումն ու հոսանքը տրամաբանությանը բաշխող կառուցվածքը |
| STA | Static Timing Analysis — ստուգում է timing-ը առանց simulation vector-ների |
| DRC / LVS | Design Rule Check / Layout-vs-Schematic — ֆիզիկական և էլեկտրական վերիֆիկացիա |
| FinFET / GAA | Ժամանակակից 3D տրանզիստորային կառուցվածքներ, օգտագործվում են առաջադեմ process node-երում |